Leitender Verifizierungsingenieur (Design) in Gransoft solutions

In dieser Rolle sind Sie:
Sind für die SOC-Funktionsüberprüfung und -Abnahme verantwortlich. 

Helfen Sie mit, eine umfassende Verifizierungsmethode für SOCs zu definieren. 

Entwicklung von Testplänen, Abdeckungszielen, Verbesserungen der Simulationsleistung und Regressionsmethodik mit Verilog, System Verilog, UVM, C/C++, Perl/Python. 

Bewerten Sie Kompromisse zwischen Block- und vollständigem Chip-Verifizierungsumfang mit gerichteten und eingeschränkten Zufallstests, um die Grenzen der Verifizierungsprüfstände zu definieren. 

Entwickeln Sie eine Verifizierungsstrategie auf Systemebene. 

Entwickeln Sie hoch wiederverwendbare Testplaninhalte auf Systemebene und führen Sie die Inhalte aus. 

Entwerfen Sie den wiederverwendbaren und skalierbaren Prüfstand. 

VIPs für AHB/APB/I3C/SPI/UART/JTAG/usw. integrieren. 

Integrieren Sie VIPs für PCIE/AXI und bauen Sie Systemstimulus auf der VIP-Stimulusbibliothek auf. 

Integrieren Sie das DIMM-Modell und arbeiten Sie mit Designern an der Erstellung und Implementierung komplexer Adressübersetzungsfunktionen. 

Entwickeln Sie VIPs für komplexe proprietäre Protokolle. 

Abdeckung für Verifizierungsabschluss durchführen, Überprüfungen durchführen. 

Regressionen, Tools und Infrastruktur entwickeln und pflegen. 

Messen Sie die Leistung und arbeiten Sie mit Architekten und Designern zusammen, um die Spezifikationen zu erfüllen. 

Verifizierungs-Firmware schreiben, echte Firmware aufrufen. 

Funktionale Aufruf- und Debug-Unterstützung auf der FPGA-/Emulationsplattform. 

Arbeiten Sie mit Architekten und Designern zusammen, um fehlerfreies SOC bereitzustellen. 

Schließen Sie den vollständigen Verifizierungszyklus von Block/Subsystem/Vollchip/Multichip ab. 

Unterstützen Sie Post-Silicon-Upgrade.

Wir suchen:
< i>Ich habe eine Leidenschaft für die Lösung komplexer Probleme durch äußerst unabhängige praktische Arbeit mit modernsten Verifizierungstools, -abläufen und -methoden. 

Erfahrung in der Erstellung einer Verifizierungsumgebung von Grund auf für IP/SubSystem/SOC unter Verwendung von Verilog, System Verilog, UVM, C/C++, Perl, Python. 

Nachgewiesene Erfahrung in der vollständigen Chipverifizierung von der Planentwicklung bis zur Freigabe des Tape-Outs. 

Ausgeprägte schriftliche und mündliche Kommunikationsfähigkeiten für eine enge Zusammenarbeit mit Verifizierungs-, Design- und Architekturteams. 

Es ist ein großes Plus, wenn Sie Erfahrung mit Emulationstools wie Veloce, Cadence Palladiuma haben 
Erfahrung in der Überprüfung der Systemarchitektur einschließlich Speichersubsystemen, E/A-Peripheriegeräte (SPI/UART/I3C/JTAG), Busprotokolle (AXI/APB/AHB), PCIE, PHY, NOC, Verbindungen, Fabrics, RISC-V-basierte Designs, CPU-Cluster, Beschleuniger. 

Erfahrung in der Führung und Betreuung von Teammitgliedern.

Es ist ein großes Plus, wenn Sie Folgendes haben:
• Erfahrung mit formaler Verifizierung 
• Erfahrung mit PCIe 4, 5 oder 6 
• CXL, UCIe und allgemein schnell Verbindungsprotokolle. Zur Verifizierung PHY-Schichta und PIPE-a und Transaktionsschichta. 
• STA-Experte für 5 nm und mehr mit Erfahrung in physikalischem Design und Synthese (Frontend) (SDC und Zeitschließung).