Starszy inżynier ds. weryfikacji (projekt) w Gransoft solutions

W tej roli będziesz:
Być odpowiedzialnym za weryfikację i zatwierdzenie funkcjonalności SOC. 

Pomóż zdefiniować kompleksową metodologię weryfikacji SOC. 

Opracowanie planu testów, cele zasięgu, ulepszenia wydajności symulacji i metodologia regresji przy użyciu Verilog, System Verilog, UVM, C/C++, Perl/Python. 

Oceń kompromisy między zakresem weryfikacji blokowej a pełnym zakresem weryfikacji chipów za pomocą ukierunkowanych i ograniczonych testów losowych w celu określenia granic stanowiska testowego weryfikacyjnego. 

Opracuj strategię weryfikacji na poziomie systemu. 

Opracuj treść planu testów na poziomie systemu nadającą się do wielokrotnego wykorzystania i wykonaj ją. 

Zaprojektuj skalowalne stanowisko testowe wielokrotnego użytku. 

Zintegruj VIP-y dla AHB/APB/I3C/SPI/UART/JTAG/itp. 

Zintegruj VIP-y dla PCIE/AXI i buduj bodźce systemowe w oparciu o bibliotekę bodźców VIP. 

Zintegruj model DIMM i współpracuj z projektantami nad opracowaniem i wdrożeniem złożonych funkcji translacji adresów. 

Twórz VIP-y dla złożonych, zastrzeżonych protokołów. 

Zapewnij pokrycie zamknięcia weryfikacji, przeprowadź przeglądy. 

Twórz i utrzymuj regresje, narzędzia i infrastrukturę. 

Mierz wydajność i współpracuj z architektami i projektantami, aby spełnić wymagania specyfikacji. 

Napisz oprogramowanie weryfikacyjne, przywołaj prawdziwe oprogramowanie. 

Funkcjonalna obsługa uruchamiania i debugowania na platformie FPGA/emulacji. 

Współpracuj z architektami i projektantami, aby zapewnić SOC wolne od błędów. 

Zamknij pełny cykl weryfikacji bloku/podsystemu/pełnego chipa/multi chipa. 

Wsparcie wychowania postkrzemowego.

Szukamy:
< i>Pasja do rozwiązywania złożonych problemów poprzez wysoce niezależną, praktyczną pracę z wykorzystaniem najnowocześniejszych narzędzi, przepływów i metodologii weryfikacji. 

Doświadczenie w tworzeniu od podstaw środowiska weryfikacyjnego dla IP/SubSystem/SOC przy użyciu Verilog, System Verilog, UVM, C/C++, Perl, Python. 

Udokumentowane doświadczenie w pełnej weryfikacji chipów od opracowania planu po zatwierdzenie odbioru. 

Doskonałe umiejętności komunikacji pisemnej i werbalnej umożliwiające ścisłą współpracę z zespołami weryfikacyjnymi, projektowymi i architektonicznymi. 

Dużym plusem będzie posiadanie doświadczenia z narzędziami do emulacji typu Veloce, Cadence Palladiuma
Doświadczenie w weryfikacji architektury systemu, w tym podsystemów pamięci, Urządzenia peryferyjne IO (SPI/UART/I3C/JTAG), protokoły magistrali (AXI/APB/AHB), PCIE, PHY, NOC, interkonekty, tkaniny, projekty oparte na RISC-V, klastry procesorów, akceleratory. 

Doświadczenie w kierowaniu i mentorowaniu członków zespołu.

To duży plus, jeśli posiadasz:
• Doświadczenie w weryfikacji formalnej
• Doświadczenie z PCIe 4, 5 lub 6
• CXL, UCIe i ogólnie szybkie protokoły połączeń wzajemnych. Do weryfikacji warstwy PHYa i PIPE-a oraz warstwy transakcyjneja. 
• Ekspert STA w dziedzinie technologii 5 nm i później, posiadający doświadczenie w projektowaniu fizycznym i syntezie (frontend) (SDC i zamykanie czasu).