Старший інженер з перевірки (проектування) в Gransoft solutions

У цій ролі ви:
несете відповідальність за функціональну перевірку та підписання SOC. 

Допоможіть визначити комплексну методологію перевірки для SOC. 

Розробка плану тестування, цілі покриття, покращення продуктивності моделювання та методологія регресії з використанням Verilog, System Verilog, UVM, C/C++, Perl/Python. 

Оцініть компроміси між блочною та повною областю перевірки чіпа за допомогою спрямованих чи обмежених випадкових тестів, щоб визначити межі тестового стенду перевірки. 

Розробіть стратегію перевірки на рівні системи. 

Розробіть багаторазовий вміст плану тестування системного рівня та виконайте цей вміст. 

Створіть випробувальний стенд для багаторазового використання та масштабування. 

Інтеграція VIP для AHB/APB/I3C/SPI/UART/JTAG/і т.д. 

Інтеграція VIP для PCIE/AXI та створення системних стимулів на основі бібліотеки VIP стимулів. 

Інтегруйте модель DIMM і працюйте з дизайнерами над розробкою та впровадженням складних функцій трансляції адрес. 

Розробка VIP-персон для складних власних протоколів. 

Виконання покриття для закриття верифікації, проведення оглядів. 

Розробляти та підтримувати регресії, інструменти, інфраструктуру. 

Вимірюйте продуктивність і співпрацюйте з архітекторами та дизайнерами, щоб відповідати специфікаціям. 

Напишіть перевірочне мікропрограмне забезпечення, виведіть справжнє мікропрограмне забезпечення. 

Підтримка запуску функцій і налагодження на платформі FPGA/емуляції. 

Працюйте з архітекторами та дизайнерами, щоб створити SOC без помилок. 

Закрийте повний цикл перевірки блоку/підсистеми/повного чіпа/багаточіпа. 

Підтримка пост-силіконового виховання.

Ми шукаємо:
< i>Захоплюється вирішенням складних проблем шляхом надзвичайно незалежної практичної роботи з передовими інструментами перевірки, потоками та методологіями. 

Досвід створення середовища перевірки з нуля для IP/SubSystem/SOC за допомогою Verilog, System Verilog, UVM, C/C++, perl, Python. 

Перевірений досвід у повній перевірці чіпа від розробки плану до підписання стрічки. 

Досконалі навички письмового та усного спілкування для тісної співпраці з командами верифікації, проектування та архітектури. 

Це великий плюс, якщо у вас є досвід роботи з такими інструментами емуляції, як Veloce, Cadence Palladiuma 
Досвід у перевірці архітектури системи, включаючи підсистеми пам’яті, Периферійні пристрої вводу/виводу (SPI/UART/I3C/JTAG), протоколи шини (AXI/APB/AHB), PCIE, PHY, NOC, з’єднання, Fabrics, конструкції на основі RISC-V, кластери ЦП, прискорювачі. 

Досвід керівництва та наставництва членів команди.

Це великий плюс, якщо у вас є:
• Досвід офіційної перевірки 
• Досвід роботи з PCIe 4, 5 або 6 
• CXL, UCIe та загальний швидкий протоколи взаємозв'язку. Для верифікації рівня PHY, PIPE-a та рівня транзакцій. 
• Експерт із 5-нм і більше STA з досвідом фізичного проектування та синтезу (інтерфейс) (SDC і закриття часу).